دوره آموزشی Vivado 2

نوع آموزش: آموزش حضوری

 

 Vivado Tools: Part2

:پیش نیازها

  1. آشنایی با یکی از زبان‌های برنامه‌نویسی VHDL یا Verilog
  2. آشنایی با نرم افزار Vivado و مبحاث ورکشاپ شماره 1A (شامل: روش ایجاد پروژه و مدیریت فایل‌ها، اسکریپت نویسی و تفاوت آن با XDC و SDC، آشنایی با مفاهیمی نظیر OCC و SSN، آشنایی با IP و روش ایجاد یک IP، آشنایی با بحث‌های سنتز، شبیه‌سازی، پیاده‌سازی، برنامه‌ریزی و خطایابی، آشنایی با انوع تنظیمات سنتز و پیاده‌سازی، آشنایی با Ordering منابع در پروژه و IP (به لیست مباحث ورکشاپ شماره 1A مراجعه شود).

امکانات آزمایشگاهی:

  1. بوردهای YE-E15Z با تراشه Artix (هر بورد برای حداکثر دو نفر در نظر گرفته شده است).
  2. پروگرامرهای USB یا JTAG
  3. مستندهای مورد نیاز بورد YE-E15Z برای ورکشاپ شامل معرفی بود، تعریف پایه‌ها و ...

مواردی که در اختیار دانشجویان قرار داده می‌شود:

  1. تمام مستندهایی که در کلاس ارائه می‌شود (به صورت PDF) (توجه: PowerPointها به زبان انگلیسی تهیه شده‌اند و به زبان فارسی ارائه می‌شوند).
  2. تمام کدهای مورد نیاز برای ایجاد و تکمیل پروژه‌های آزمایش‌ها
  3. معرفی سایت و معرفی موارد دیگر در حین ورکشاپ
  4. نرم‌افزار Vivado (در صورت درخواست دانشجویان)
  5. در انتهای دوره مدرک معتبر از طرف شرکت به دانشجویان تقدیم می‌شود.

نکته: امکان تغییر تعداد و عنوان آزمایش‌ها وجود دارد.

روش ارزیابی:

نمره‌ای که در مدرک دانشجو قید می‌شود، براساس ارزیابی‌هایی است که در طول دوره انجام می‌شود. این ارزیابی‌ها عبارتند از:

  1. حضور دانشجو در کلاس:

به دلیل زیاد بودن مطالب، عدم حضور دانشجو و عدم مطالعه باعث فاصله گرفتن از ساختار ورکشاپ و فراگرفتن مطالب خواهد شد. به همین دلیل حضور دانشجو و عدم غیبت در ارزیابی تأثیر مستقیمی دارد.

  1. پرسش و آزمون:

به صورت تصادفی در بعضی از جلسه‌ها آزمون‌های کوتاه یک تا 5 سؤالی برای ارزیابی و همچنین تکرار و تمرین مطالب ارائه شده، از دانشجویان گرفته می‌شود.

  1. انجام آزمایش‌ها

انجام دادن کامل و صحیح آزمایش‌ها و گرفتن نتیجه مطلوب نیز در ارزیابی تأثیر دارد. هدف انجام دادن تمام آزمایش‌ها نیست و در صورت نیاز و کمبود زمان ممکن است یک یا چند آزمایش به صورت کار در منزل ارائه شود. هدف تمرین و تکرار مطالب آموزش داده شده، تلسط بر آن‌ها و یادگیری نکته‌های جدید می‌باشد. بنابراین کیفیت انجام آزمایش‌ها از اهمیت بالایی برخوردار است.

نسخه نرم‌افزار مورد استفاده:

Vivado Design Suit 2017.3

مکان دوره:

شرکت مهندسی محققان یاسین

معرفی دوره:

این ورکشاپ در ادامه ورکشاپ مربوط به بخش اول Vivado می‌باشد. این ورکشاپ در سطح پیشرفته می‌باشد. این ورکشاپ را می‌توان در چهار بخش دسته‌بندی کرد:

  • مباحث مربوط به Timing
  • آنالیزهای پیشرفته و فنی پروژه
  • معرفی کامل قیدهای مکانی و Floorplanning
  • مباحث مربوط به توان

الف) مباحث مربوط به Timing

 در این ورکشاپ ابتدا مفهوم Setup، Hold، Recovery، Removal و Pulse Width به صورت کاملاً فنی و به روش‌های مختلف نظیر حالت گرافیکی و ترسیم داده و کلاک و همچنین استفاده از فرمول‌ها به چندین حالت مختلف برای ساده‌تر شدن درک آن‌ها، بیان می‌شوند. سپس با روشن شدن دلیل آنالیز Timing، انوع قیدهای زمانی با جزئیات کامل بیان شده و در ادامه اانوع طرح‌ها برای تأمین کلاک سیستم همچنین روش‌های ارسال و دریافت داده به همراه کلاک، رابطه بین کلاک و داده، تأثیر ماژول‌های نظیر MMCM روی کلاک و در نهایت روش‌های صحیح نوشتن قیدهای زمانی برای دریافت صحیح داده در ورودی/خروجی سیستم بیان می‌شوند. در ادامه با بیان مفهوم قیدهای زمانی مدیریت شده، مسائل مربوط به Clock Domain Crossing یا CDC بررسی می‌شوند. این مسئله یکی از اساسی‌ترین مسائل در حوزه طراحی با ابزار Vivado می‌باشد. در این بخش ضمن معرفی آنالیز ناپایداری، انواع روش‌های سنکرون‌سازی، آنالیز انواع ساختارهای CDC، روش صحیح اعمال قیدهای زمانی CDC و در نهایت طرح‌های صحیح اعمال ریست بیان می‌شوند.

برای تکمیل توضیحات بیان شده در حوزه قیدهای زمانی، انواع ابزارهای موجود در Vivado برای آنالیز پروژه معرفی می‌شوند و روش‌های استفاده از آن‌ها بیان خواهند شد.

 

ب) آنالیزهای پیشرفته و فنی پروژه

آیا برآورده شدن تمام مسائل Timing به معنای برآورده شدن تمام مسائل توان نیز است؟ جواب این سؤال قطعاً خیر است. بسیاری از مسائل دیگر نیز در گزارش Timing آورده نمی‌شوند. از جمله این موارد می‌توان به مسائل داخلی FPGA نظیر CrossTalk و HotSpot، مباحث تراکم، مسائل مربوط به تابش یوننده (پرتوهای یونیزان) در فضا و ارتفاع‌های زیاد اشاره کرد. در این قسمت ضمن بیان پروژه‌های عملی که تحت تأثیر این مسائل قرار گرفته و عملکرد درستی نداشته‌اند، علاوه بر آنالیزهای پیشرفته زمانی که در بخش‌های‌ قبلی بیان شده‌اند، انواع روش‌های آنالیز تراکم، آنالیز پیچیدگی، آنالیز Pipeline، آنالیز تابش یوننده، QoR و ... بیان شده و راهکارهای حل این مشکل‌ها نیز بیان می‌شوند.

در نهایت مسائلی نظیر استفاده حداکثری از منابع FPGA با حداکثر فرکانس ممکن و همچنین مقدمه‌ای از ساختار معماری تراشه‌های جدید نظیر UltraScale و تأثیر آن‌ها در پارامترهای عملکردی بیان شده، معرفی می‌شوند.

 

ج)  معرفی کامل قیدهای مکانی و Floorplanning

تقریباً در بخش دوم ورکشاپ، قیدهای مکانی از جمله قیدها ورودی/خروجی، قیدهای Placement و Routing با جزئیات کامل بیان خواهد شد. Floorplanning یک روشی برای تغییر و یا محدود کردن Placement و Routing می‌باشد. مفاهیم پایه Floorplanning و انوع روش‌های آن (Floorplanning  سطح بالا و Floorplanning با تمام جزئیات) در بخش مربوطه بیان خواهد شد. Floorplanning یکی از راهکارهای حل بعضی از مسائلی است که در قسمت الف و ب بیان می‌شود و بیان آن ضروری است.

د) مباحث مربوط به توان

در انتهای بحث نیز ضمن معرفی توان و بیان اصول آنالیز توان، انوع ابزارهای پیشرفته موجود در Vivado برای آنالیز توان و همچنین انوع روش‌های بهینه‌سازی توان بیان خواهند شد.

  1. سرفصل مطالب:
  1. Introduction & Review
  2. Timing Constraint in detail (Part1)
  3. Timing Constraint in detail (Part2: I/O)
  4. Managed Timing Constraints
  5. Clock Domain Crossing
  6. Static Timing Analysis
  7. Timing Constraints Wizard
  8. Design Analysis
  9. Placement constraint
  10. Floorplanning
  11. Power AnalysisLabs
  • مطالبی که در بخش Introduction & Review بیان می‌شود.
  1. Introduction
    1. Synopsys Design Constraints (SDC)
    2. Xilinx Design Constraints (XDC)
    3. Design Constraints Management
    4. XDC Precedence
  •  مطالبی که در بخش Timing constraints in detail (Part1) بیان می‌شود.
  1. Timing Constraint in detail (Part1(
    1. Timing Analysis Concept
    2. Defining Clocks
      1.  Propagated Clocks, Primary Clocks, Virtual Clocks, Generated Clocks, Auto Derived Clocks, …
    3. Timing Terminology
      1. Process Corner
      2. Clock Skew
      3. Clock Uncertainty
      4. Timing Pathes
    4. Setup/Max Analysis
      1. Slack (setup) Based on Data Required Time and Data Arrival Time
      2. Slack (Setup) Based on Setup Relationship (SR) and Clock Skew and …
    5. Hold/Min Analysis
      1. Slack (hold) Based on Data Required Time and Data Arrival Time
      2. Slack (hold) Based on Setup Relationship (SR) and Clock Skew and …
    6. Recovery and Removal Analysis
    7. Setup and Hold time of a Device
    8. Pulse Width Check
    9. Timing Exceptions
      1. set_clock_groups
        1. Args: -group,
        2. Breaking Timing Arcs
      1. set_multicycle pathes
        1. Args:  <path_multiplier>, -setup, -hold, –start, -end
        2. Examples, Hold relaxing.
      2. set_false pathes
        1. Args: –setup, -hold, -from, -to, -through
      3. set_max delay
        1. Args: -from, -to, -datapath_only
        2. Breaking Timing Arcs
        3. Priority
      4. set_min_delay
        1. Args: -from, -to
      5. set_case analysis
      6. set_external_delay
      7. Timing Exceptions relation with setup and hold
    1. Constraining I/O Delay (syntax)
  • مطالبی که در بخش Timing constraints in detail (Part2 I/O) بیان می‌شود.
  1. Timing Constraint in detail (Part2: I/O)
    1. Clock Schemes
      1. System synchronous (Common Clock)
      2. Source synchronous
    2. Clock and Data Relationship
      1. Edge-Aligned Clock and Data
      2. Center-Aligned Clock and Data
      3. Single Data Rate (SDR)
      4. Double Data Rate (DDR)
      5. Setup and hold in analysis in above systems
    3. Input Delay and Output Delay Concepts
    4. Output clocking schemes, constraints and tips
      1. Using ODDR
      2. Using ODDR and PLL
      3. Direct clocking
      4. Edge /Center Align schemes
      5. Common/Separate Clock schemes
    5.  Input clocking schemes, constraints and tips
      1. Virtual Clocks
      2. Using PLL
      3. Direct clocking
      4. Edge /Center Align schemes
    6. System Synchronous (Clock) I/O constraints
      1. Output Delay Constraints
      2. Input Delay Constraints
    7. Source Synchronous (Clock) Output Delay Constraints
      1. System-based constraints
        1. System Based, main constraints
        2. System Based , Same-Edge Capture, Edge-Aligned
        3. System Based, Opposite-Edge Capture, Edge-Aligned (DDR)
        4. System Based, Same-Edge Capture, Center-Aligned (DDR)
        5. System Based, Opposite-Edge Capture, Center-Aligned
      2. FPGA-based constraints
        1. FPGA-Based, main constraints
        2. FPGA_based, Same-Edge Capture, Edge-Aligned
        3. FPGA_based, Opposite-Edge Capture, Edge-Aligned
        4. FPGA_based, Opposite-Edge Capture, Center-Aligned
        5. FPGA_based, Opposite-Edge Capture, Edge-Aligned
    8. Source Synchronous (Clock) Input Delay Constraints
      1. System-based constraints
        1. System Based, main constraints
        2. System Based , Same-Edge Capture, Edge-Aligned
        3. System Based, Opposite-Edge Capture, Edge-Aligned (DDR)
        4. System Based, Same-Edge Capture, Center-Aligned (DDR)
        5. System Based, Opposite-Edge Capture, Center-Aligned
      2. FPGA-based constraints
        1. FPGA-Based, main constraints
        2. FPGA_based, Same-Edge Capture, Edge-Aligned
        3. FPGA_based, Opposite-Edge Capture, Edge-Aligned
        4. FPGA_based, Opposite-Edge Capture, Center-Aligned
        5. FPGA_based, Opposite-Edge Capture, Edge-Aligned
    9. Asynchronous input/output Delay
    10. Bidirectional IO
    11. An input port to an output port constraints
    12. Input/Output Delay constraining introduced in the Vivado (by Xilinx)
  • مطالبی که در بخش Managed Timing Constraints بیان می‌شود.
  1. Managed Timing Constraints
    1. User Interface Option
      1. Create constraint
      2. Remove constraint
      3. Edit constraint
    2. Hand Edit Option
  • مطالبی که در بخش Clock Domain Crossing بیان می‌شود.
  1. Clock Domain Crossing (CDC)
    1. Clock Domain Crossing (CDC) Issues
      1. Metastability
      2. Data Loss
      3. Reconvergence of Synchronized Signals (Data Incoherency)
      4. Divergence in the Crossover Path (Fanout)
      5. Divergence of Metastable Signal
      6. Convergence in the Crossover Path (Combinatorial Logic)
      7. Convergence in the Crossover Path (Multi-Clock Fanin)
    2. Synchronous and Asynchronous CDC
    3. Constraining Bus Skew
    4. CDC constraints + Attributes
    5. Avoid shift register
    6. Synchronizer Structural Analysis
      1. Multi-flop synchronizer
        1. Basic synchronization
        2. Edge sensitive synchronizer 1
        3. Pulse synchronizer
        4. Edge sensitive synchronizer 2
      2. MUX synchronizers (Mux-Controlled synchronizers )
      3. MUX synchronizers (Mux Data Hold synchronizers )
      4. CE-Controlled Synchronizer
      5. Handshake Mechanism (method 1)
      6. Handshake Mechanism (method 2)
      7. FIFO
      8. Gray Code Encoding
    7. Synchronous resets & asynchronous resets
    8. Metastability Safe reset Design
    9. XPMs
  • مطالبی که در بخش Static Timing Analysis بیان می‌شود.
  1. Static Timing Analysis
    1. Introduction to STA
    2. Discuses about different kind of report and STA analysis
      1. Report Timing Summary
      1. Report Clock Networks
      2. Report Clock Interaction
      3. Report Pulse Width
      4. Report Timing
      5. Report Datasheet
      6. Report Bus Skew
      7. Report Exceptions
      8. Report CDC
        1. CDC Topologies
  • مطالبی که در بخش Timing Constraints Wizard بیان می‌شود.
  1. Timing constraint Wizard
  • مطالبی که در بخش Design Analysis بیان می‌شود.
  1. Design Analysis
    1. Report Design Analysis
      1. Timing Analysis
      2. Complexity and fanout Analysis
      3. Congestion Analysis and Metrics
        1. Congestion Impact on the design
        2. Congestion Calculation
        3. Avoiding Congestion
        4. Resolving Congestion
        5. Congestion and Complexity
        6. Congestion and Complexity in  the UltraScale Device
    2. Max Utilization – Max Frequency
    3. Report Methodology
    4. Report DRC
    5. Pipeline Analysis
    6. Skew and Time Borrowing Optimization
    7. QoR
    8. Single Even Upset and Solutions
      1. Design Techniques
        1. IDF
        2. TMR
        3. Other methods
      2. Analysis and Verification
  • مطالبی که در بخش Placement constraint بیان می‌شود.
  1. Placement constraint
    1. Netlist Constraints
    2. Placement Constraints
      1. Tile, Site and BEL concepts
    3. I/O Constraints
    4. Routing Constraints
    5. Relatively Placed Macros (RPMs)
    6. XDC Macros
  • مطالبی که در بخش Floorplanning بیان می‌شود.
  1. Floorplanning
    1. Introduction (Tools option and windows)
    2. Floorplanning Basics
    3. Floorplanning Techniques
      1. Detailed Gate-Level Floorplanning
      2. Information Re-Use
      3. Pblock-Based Floorplanning
      4. ….
    4. Modifying Placement
    5. Modifying Routing
    6. Modifying the Netlist
  • مطالبی که در بخش Power Analysis بیان می‌شود.
  1. Power Analysis
    1. Terminology
    2. Power Estimation, Analysis, and Optimization Tools
    3. Xilinx Power Estimator (XPE)
    4. Power Analysis in the Vivado
    5. Power Constraints Advisor
    6. Power Analysis Using the Tcl Interface
    7. Techniques for Power Reduction

این ورکشاپ شامل 12 آزمایش می‌باشد که عبارتند از:

Lab_1_Autoclock_Constraints

Lab_2_Using_Constraints

Lab_3_TCL_Constraints

Lab_4_I_O_Delay

Lab_5_Problem1

Lab_6_Floorplanning1

Lab_7_Floorplanning2

Lab_8_Floorplanning3

Lab_9_Power1_XPE

Lab_10_Power2_Intro

Lab_11_Power3_TSimulation

Lab_12_Power5_Optimize